A Barreira que Todo Mundo Disse que Não Dava Pra Quebrar

Existe uma piada recorrente entre engenheiros de semicondutores: “Moore’s Law está morrendo” — e ela é repetida a cada nova geração de chips desde 2005. Só que a IBM aparentemente não recebeu o memo.

Na manhã de 25 de junho de 2026, a empresa anunciou o que nenhum outro fabricante conseguiu até agora: um chip funcional no nó de 0,7 nanômetros — ou 7 angstroms, se você preferir unidades que soam ainda mais absurdas. Para colocar em perspectiva, estamos falando de algo menor que o diâmetro de três átomos de silício empilhados.

E o número que realmente impressiona: quase 100 bilhões de transistores em um chip do tamanho de uma unha.

O Que É Nanostack (E Por Que Isso Muda Tudo)

Por mais de 60 anos, a indústria de semicondutores escalou transistores em duas dimensões — eixos X e Y. Diminuía o tamanho, encaixava mais transistores na mesma área, e seguia em frente. Mas essa abordagem tem um limite físico, e a gente está batendo nele.

A solução da IBM se chama Nanostack, e a ideia central é surpreendentemente simples de entender: empilhar transistores na vertical, usando o eixo Z.

Funciona assim:

1. Dois wafers de silício são fabricados separadamente — um com transistores do tipo N, outro com transistores do tipo P
2. Os wafers são colados um sobre o outro com uma camada dielétrica ultrafina
3. Os transistores ficam dispostos em arranjos alternados, “como tijolos em uma parede”

A sacada genial aqui é a separação dos transistores N e P. Na arquitetura tradicional (inclusive nos nanosheets usados nos chips de 2nm), ambos ficam lado a lado no mesmo plano. Isso força os engenheiros a escolher materiais que sejam um compromisso aceitável para os dois tipos — mas nunca ótimo para nenhum deles.

Com o Nanostack, cada camada usa materiais otimizados para sua função específica. Como explicou o time da IBM Research: “nessa escala nanométrica, poder explorar conjuntos de materiais otimizados para a função de cada par é fundamental.”

A evolução dos transistores em uma tabela

Os Números Que Fazem TSMC e Samsung Suarem

A IBM não soltou só um paper teórico — eles demonstraram inversores CMOS funcionais e validaram a tecnologia com resultados concretos:

• 50% mais performance comparado ao nó de 2nm
• 70% mais eficiência energética versus 2nm
• 40% de ganho em SRAM (memória on-chip), crítico para caches de processadores e aceleradores de IA
• Quase o dobro da densidade de transistores do chip de 2nm que a própria IBM demonstrou em 2021

Para quem trabalha com IA, esses números são particularmente relevantes. Modelos de linguagem como os que rodam no ChatGPT, Claude e Gemini são limitados fundamentalmente por dois fatores: velocidade de processamento e consumo de energia. Um chip 50% mais rápido que consome 70% menos energia não é uma melhoria incremental — é o tipo de salto que habilita uma nova geração de hardware.

Comparação com a concorrência

Perceba o detalhe: TSMC planeja chegar a 1nm em 2027. Samsung adiou seu sub-1nm para 2029. E a IBM já demonstrou 0,7nm agora. Claro, demonstrar em laboratório e produzir em escala são coisas muito diferentes — mas estar anos à frente na pesquisa é exatamente o jogo que a IBM joga.

High NA EUV: A Máquina de US$ 400 Milhões Que Torna Isso Possível

Nenhuma revolução em chips acontece sem a litografia adequada. E no caso do Nanostack, o ingrediente secreto se chama High NA EUV (Extreme Ultraviolet com Alta Abertura Numérica), fabricado pela holandesa ASML.

Essa máquina, que custa cerca de US$ 400 milhões por unidade e pesa mais de 150 toneladas, é capaz de gravar fios com pitch de 16 nanômetros em uma única passagem. Na tecnologia EUV anterior, isso exigia múltiplas passagens — cada uma adicionando risco de erro e reduzindo yield.

A cientista da IBM, Griselda Bonilla, resumiu o impacto: “Isso melhora seu yield porque você não está processando o wafer múltiplas vezes. Menos passos, menos erros.”

O complexo de pesquisa da IBM em Albany, Nova York, está recebendo uma dessas máquinas High NA EUV ainda em 2026. É lá que o Nanostack continuará sendo desenvolvido nos próximos anos.

Custo estimado de uma única máquina High NA EUV:
├── Preço base: ~US$ 380-400 milhões
├── Peso: 150+ toneladas
├── Componentes: 100.000+ peças
├── Espelhos: polidos com precisão atômica
└── Produção anual da ASML: ~20 unidades

Backside Power Delivery: Energia Pela Porta dos Fundos

Outro avanço crítico do Nanostack é o Dual Backside Power Delivery (BPD). Nos chips tradicionais, tanto os sinais de dados quanto a energia elétrica são roteados pela mesma face do wafer — a frente. Isso cria um congestionamento que limita a densidade.

O Nanostack inverte a lógica: sinais continuam pela frente, mas a energia é entregue por trás do wafer. É como ter uma rua de mão dupla onde você separa os carros dos caminhões — o tráfego flui melhor para todo mundo.

Essa abordagem não é exclusiva da IBM (TSMC e Intel também exploram BSPDN — Backside Power Distribution Network), mas a implementação em um nó de 0,7nm é inédita.

Eu Já Vi Esse Filme: Por Que a IBM Pesquisa e Não Fabrica?

Se a IBM é tão boa em pesquisa de semicondutores, por que não fabrica seus próprios chips? Essa é uma pergunta justa, e a resposta revela muito sobre como a indústria funciona.

A IBM vendeu sua divisão de fabricação de chips para a GlobalFoundries em 2014. Desde então, ela opera como um laboratório de pesquisa puro, licenciando suas descobertas para quem realmente fabrica: TSMC, Samsung, Intel e outros. O modelo é parecido com o da ARM — a IBM não faz chips, ela inventa a tecnologia que vai dentro deles.

Na prática, isso significa que o Nanostack de 0,7nm não vai aparecer em nenhum produto IBM. Vai aparecer em chips fabricados por parceiros que licenciarem a tecnologia. E considerando que as parcerias anunciadas incluem ASML, Lam Research, Tokyo Electron e SCREEN Semiconductor, o ecossistema já está sendo montado.

A previsão da IBM é que a primeira adoção comercial do Nanostack aconteça dentro de 5 anos — ou seja, por volta de 2031. E a tecnologia foi projetada para escalar até 2040, o que daria pelo menos uma década e meia de runway para a indústria.

O Que Isso Significa Para IA, Data Centers e Seu Bolso

Vamos ser diretos: chips de 0,7nm não vão aparecer no seu celular em 2027. Mas o impacto dessa tecnologia vai ser sentido muito antes de ela chegar a produtos de consumo. E quando chegar, vai redefinir o que consideramos possível em computação.

Para IA e data centers:

A combinação de 50% mais performance com 70% menos energia é transformadora. Data centers de IA gastam bilhões em eletricidade — a Nvidia acabou de demonstrar um sistema de resfriamento sem água porque o consumo térmico é insustentável. Chips mais eficientes significam menos calor, menos resfriamento, menos custo operacional.

Para a corrida geopolítica dos chips:

A IBM é americana. A pesquisa acontece em Albany, NY. Em um momento onde os EUA estão gastando bilhões (via CHIPS Act) para repatriar a fabricação de semicondutores, ter a liderança em pesquisa sub-nanométrica é um trunfo estratégico enorme.

Para a Lei de Moore:

A IBM projeta que o Nanostack sustenta a Lei de Moore até pelo menos 2040. Isso é mais de uma década de escalabilidade garantida — em uma época onde muitos analistas já tinham decretado o fim do progresso em miniaturização.

Para o consumidor final:

Chips mais eficientes significam laptops com bateria que dura o dia inteiro de verdade, smartphones que não esquentam ao rodar modelos de IA locais, e consoles de jogos com performance que hoje só existe em PCs de mesa. O efeito cascata de cada nova geração de semicondutores leva de 3 a 5 anos para chegar ao seu bolso — mas sempre chega.

O Problema do Yield (E Por Que 5 Anos Ainda É Otimista)

Antes de sair comemorando, vale lembrar: demonstrar um chip em laboratório e fabricá-lo em escala são desafios completamente diferentes.

A Samsung, por exemplo, começou a produzir chips de 2nm em 2025 com yields entre 50% e 60%. Isso significa que metade dos chips fabricados são descartados. E estamos falando de 2nm — um nó três vezes menos agressivo que o 0,7nm da IBM.

Os desafios para o Nanostack são significativos:

• Alinhamento de wafers: colar dois wafers de silício com precisão sub-nanométrica exige tolerâncias que beiram o impossível
• Materiais de bonding: a camada dielétrica entre os wafers precisa ser fina o suficiente para não adicionar capacitância parasita, mas forte o suficiente para não delaminar
• Metrologia 3D: inspecionar defeitos em transistores empilhados é muito mais difícil do que em transistores planares
• EDA (Electronic Design Automation): as ferramentas de design de chips precisam ser completamente reescritas para pensar em 3D

A IBM está trabalhando em todas essas frentes. Mas “5 anos para produção” é uma estimativa otimista — e na indústria de semicondutores, atrasos são a norma, não a exceção.

Por Dentro do SRAM: O Ganho Silencioso Que Importa Mais Que a Velocidade

Quando a IBM fala em “40% de ganho em SRAM”, a maioria das pessoas passa direto. Mas esse é talvez o número mais importante de todo o anúncio.

SRAM (Static Random-Access Memory) é a memória cache do processador — L1, L2, L3. É onde ficam os dados que a CPU precisa acessar em nanosegundos, não milissegundos. Em processadores modernos, mais da metade da área do die é ocupada por cache SRAM.

Um ganho de 40% em densidade de SRAM significa que, no mesmo espaço físico, você pode ter quase 50% mais cache. Para cargas de trabalho de IA, onde modelos enormes precisam manter pesos e ativações acessíveis rapidamente, isso é um game changer.

Pense assim: um acelerador de IA com 40% mais cache on-die pode manter mais dados “quentes” perto do processamento, reduzindo acessos à memória HBM externa. Cada acesso evitado economiza energia e ciclos de clock. Multiplicado por bilhões de operações por segundo, o ganho acumulado é brutal.

Nanostack vs. Chiplets: Abordagens Rivais ou Complementares?

Enquanto a IBM aposta no empilhamento vertical de transistores, a indústria tem adotado outra estratégia para contornar os limites da Lei de Moore: chiplets.

A ideia dos chiplets é diferente. Em vez de tentar colocar tudo em um único die monolítico, você fabrica componentes separados (CPU, GPU, memória, I/O) em processos diferentes e os conecta em um único pacote. A AMD faz isso com seus processadores EPYC, e a Intel com seus Meteor Lake.

Na verdade, Nanostack e chiplets não são abordagens rivais — são complementares. Imagine um chiplet de CPU fabricado em 0,7nm Nanostack, conectado a um chiplet de I/O em 5nm (onde a densidade extrema não é necessária). Essa combinação daria o melhor dos dois mundos.

A Real É Que…

A IBM acaba de demonstrar que a miniaturização de transistores não precisa parar. Enquanto o resto da indústria briga para estabilizar yields de 2nm, a IBM já tem resultados funcionais em 0,7nm.

Isso não significa que teremos chips de 0,7nm amanhã. Significa que o caminho está mapeado — e que os próximos 15 anos de evolução em semicondutores já têm uma rota técnica viável.

Para quem trabalha com IA, cloud ou qualquer coisa que dependa de poder computacional, é uma notícia absurdamente boa. Mais performance, menos energia, mais transistores. A tríade que alimenta toda inovação digital.

O maior elogio que se pode fazer a um trabalho de pesquisa é quando ele torna o impossível em meramente muito difícil. E é exatamente isso que o Nanostack faz.

Quem quiser acompanhar os detalhes técnicos, o blog da IBM Research tem uma explicação detalhada da arquitetura, e o press release oficial traz todos os números.